高速PCB设计中的时序分析及仿真策略的论文_通信学论文

摘要：详细讨论了在高速ｐｃｂ设计中最常见的公共时钟同步（ｃｏｍｍｏｎｃｌｏｃｋ）和源同步（ｓｏｕｒｃｅｓｙｎｃｈｒｏｎｏｕｓ）电路的时序分析方法，并结合宽带网交换机设计实例在ｃａｄｅｎｃｅ仿真软件平台上进行了信号完整性仿真及时序仿真，得出用于指导ｐｃｂ布局、布线约束规则的过程及思路。实践证实在高速设计中进行正确的时序分析及仿真对保证高速ｐｃｂ设计的质量和速度十分必要。

关键词：公共时钟同步源同步信号完整性时序仿真

ｔ－ｏｕｔｐｕｔｓｋｅｗ；第二个括号内则是ｃｌｏｃｋｂｕｆｆｅｒ芯片输出的两个时钟ｃｌｋａ、ｃｌｋｂ分别到达ｒｅｃｅｉｖｅｒ和ｄｒｉｖｅｒ的最大延时差。式（１）中ｔｃｏ＿ｄａｔａ是指在一定的测试负载和测试条件下，从时钟触发开始到数据出现在输出端口并到达测试电压ｖｍｅａｓ（或ｖｒｅｆ）阈值的时间间隔，ｔｃｏ＿ｄａｔａ的大小与芯片内部逻辑延时、缓冲器ｏｕｔｐｕｔｂｕｆｆｅｒ特性、输出负载情况都有直接关系，ｔｃｏ可在芯片数据手册中查得。

伴随发送数据一起发送，它并不象公共时钟同步那样采用独立的时钟源。在源同步数据收发中，数据首先发向接收端，经稍短时间选通时钟再发向接收端用于采样锁存这批数据。wwW.11665.Com其示意图如图２所示。源同步的时序分析较公共时钟同步较为简单，分析方法很类似，下面直接给出分析公式：

论文网首页\|会计论文\|管理论文\|计算机论文\|医药学\|经济学论文\|法学论文\|社会学论文\|文学论文\|教育论文\|理学论文\|工学论文\|艺术论文\|哲学论文\|文化论文\|外语论文\|论文格式

		用户注册设为首页
	您现在的位置：中国论文网 >> 工科论文 >> 通信学论文 >> 正文	会员中心
通信学论文交通运输论文工业设计论文环境工程论文电力电气论文水利工程论文材料工程论文建筑工程论文化学工程论文机械工程论文电子信息工程论文建筑期刊工科综合论文汽车制造