摘要：提出了基于欧氏算法和频谱分析相结合的rs码硬件编译码方法；利用fpga芯片实现了gf（2 8）上最高速率为50mbps、最大延时为640ns的流式译码方案，满足了高速率的rs编译码需求。

关键词：rs码 fpga 伴随式 关键方程 idft

各模块的控制逻辑设计是系统成功的关键。涉及有限域的各个运算单元的运算速度制约了译码器的速度，而控制逻辑引导了译码的流程。硬件电路的软件开发工具给设计复杂电路提供了简捷思路。系统采用了quartus与第三方软件相结合的方法，用vhdl语言设计了大部分功能模块。特别是在乘法器设计中，乘数确定、被乘数不定的有限域乘法器，经逻辑综合和优化设计后，运算速度可分别在6.8ns和11.6ns内完成，完全可以满足系统符号速率50mbps的要求。应该指出，系统速度的进一步提高受到求逆运算的限制，求逆运算没有明确的数学结构（通常采用查表的方法），这是制约运算速度的瓶颈。但针对流式译码算法，上述结构已能满足要求。

4 仿真结果