摘要：采用vhdl语言设计，用cpld控制模/数转换电路，完成多路模拟输入的高速同步数/模转，具有容错和自检能力。cpld与处理之间采用并行接口，具有很好的移植性、可靠性。

关键词：vhdl cpld 高速同步数/模转换 容错和自检 并行接口 移植性

频模块、控制译码模块、总线接口模块、状态机模块，设计原理如衅3所示。时钟分频模块用于产生ad767的转换时钟。为简化设计，达到高速和简化的目的，此模块的分频系数由设计固化。控制信号译码模块用于完成处理器对cpld片内模块的寻址和译码，为一简单译码逻辑和触发电路。总线接口模块用于完成处理器和a/d转换控制器的数据交换；同时完成ad767的自校准信号cal的控制，如图2所示的自校准时序。需要注意一点的是，在自校准的过程中，sample信号必须保持低电平，否则出错。状态机模块用于产生a/d转换的时序，如图2所示的通常转换时序。在转换的过程中，cal信号必须保持低电平，否则出错；状态机模块同时完成对多路切换器的控制。图2所示的各信号的相对定时关系此处不作说明，请查阅ad676的数据手册。